Công nghệ RISC-V
Trang chủ
>
Công nghệ RISC-V
>
RISC-V CPU IP
>
IP kiến trúc 32 bit RISC-V
>
R500A
R500A
IP kiến trúc 32 bit RISC-V
R500A:
R500A là một bộ vi xử lý 32 bit dựa trên kiến trúc RISC-V với khả năng tính toán cao, được thiết kế dành riêng cho ứng dụng ô tô và đạt chứng nhận an toàn chức năng ASIL-B theo tiêu chuẩn ISO-26262, đảm bảo độ tin cậy và hiệu suất vượt trội trong các hệ thống điều khiển xe. keo ca cuoc

Hỗ trợ bộ chỉ thị RV32GCBP, cùng nhiều mở rộng chính thức như Zfh (độ chính xác bán phần), Zicbom (thao tác bộ nhớ đệm), Zicond (thực hiện có điều kiện), Zicsr (đọc/ghi CSR), Zifence (rào cản lấy lệnh), SmePMP (bảo vệ địa chỉ nâng cao), SPMP (bảo vệ địa chỉ chế độ giám sát), SBA (truy cập tổng bus hệ thống) để tăng cường khả năng tùy chỉnh và hiệu suất.

Cung cấp các tính năng an toàn chức năng mạnh mẽ như PPMA (kiểm tra thuộc tính bộ nhớ có thể lập trình), Stack Monitor (giám sát ngăn xếp), ESWIN Sight (theo dõi tín hiệu nội bộ), N-Trace (theo dõi luồng lệnh), giúp tối ưu hóa an toàn và kiểm soát trong các hệ thống nhạy cảm. bắn cá 3d

Hỗ trợ chức năng đồng bộ bộ nhớ, cho phép các thiết bị bên ngoài truy cập trực tiếp vào DCache thông qua Front Port, đáp ứng nhu cầu về tính nhất quán của bộ nhớ trong một số tình huống cụ thể.

Được trang bị nhiều cơ chế an toàn chức năng như kiểm tra chẵn lẻ cho thanh ghi, bảo vệ giao diện bus, bảo vệ giao diện SRAM và tách biệt các khối không an toàn, đảm bảo hệ thống hoạt động ổn định và an toàn tuyệt đối.

Hỗ trợ chạy nhiều hệ điều hành thời gian thực như RTOS, μClinux, cũng như tương thích với hệ điều hành Linux hỗ trợ SPMP, mang lại sự linh hoạt trong thiết kế và triển khai hệ thống.

Phù hợp cho các thiết kế yêu cầu tốc độ xử lý ngắt cao như hệ thống điều khiển công nghiệp, thiết bị y tế, điều khiển lưu trữ, Modem, truyền thông 5G, truyền tải đa phương tiện, đặc biệt là trong lĩnh vực ECU/DCU ô tô và thiết kế IC ô tô. sv 88
R500A
Đặc điểm
Đặc điểm Mô tả
Kiến trúc tập lệnh RISC-V 32-bit IMAC(B)(FDZfh)(P)_Zicsr_Zifencei_Zicbom_(Zicond)
Đường ống Đường dẫn phát hành siêu quy mô 6 cấp, phát hành song song theo thứ tự, có bộ dự đoán nhánh (Branch Predictor)
Chế độ Chế độ máy (Machine-mode), chế độ giám sát (Supervisor-mode), chế độ người dùng (User-mode)
An ninh Vùng bảo vệ PMP có thể lên đến 16 vùng, vùng bảo vệ SPMP có thể lên đến 16 vùng;
Hỗ trợ kiểm tra thuộc tính bộ nhớ vật lý có thể lập trình (PPMA)
Bộ nhớ tích hợp chỉ thị (ITIM) Kích thước từ 0-16MB, ECC tùy chọn
Bộ nhớ tích hợp dữ liệu (DTIM) Kích thước từ 0-16MB, ECC tùy chọn
Bộ đệm chỉ thị L1 (L1 I$) Kích thước có thể cài đặt từ 0-128KB, đường truy xuất 2 cách, đường truy xuất 32B, ECC tùy chọn
Bộ đệm dữ liệu L1 (L1 D$) Kích thước có thể cài đặt từ 0-128KB, đường truy xuất 4 cách, đường truy xuất 32B, ECC tùy chọn
Ngắt Hỗ trợ bộ điều khiển ngắt CLIC, hỗ trợ tối đa 1008 ngắt nhanh
Hỗ trợ ngắt không thể bỏ qua NMI có thể phục hồi
Đơn vị tính toán số thập phân (FPU) Hỗ trợ độ chính xác kép, độ chính xác đơn, và mở rộng số thập phân bán độ chính xác RISC-V Zfh
Đơn vị xử lý tín hiệu số (DSP) Hỗ trợ lệnh SIMD (lệnh đơn cho nhiều dữ liệu), hỗ trợ đầy đủ mở rộng RISC-V RV32P
Ghi lại và theo dõi lỗi Modun gỡ lỗi (Debug module) hỗ trợ JTAG/cJTAG và SBA (truy cập tổng bus hệ thống), tạo điều kiện thuận lợi cho việc phát triển và kiểm thử hệ thống.
Modul theo dõi (Trace module) hỗ trợ RISC-V N-Trace
Giao diện tổng thể 1. Giao diện Flash (Flash Port): Giao diện chủ AXI 64 bit chỉ đọc
2. Giao diện bộ nhớ (Memory Port): Giao diện chủ AXI 64 bit
3. Giao diện ngoại vi (Peripheral Port): Giao diện chủ AHB-Lite 32 bit
Cổng giao diện trước (Front Port): Giao diện AXI 64 bit từ, dùng để truy cập từ bên ngoài vào ITIM, DTIM và DCache.
CoreMark(CoreMarks/MHz) 5.79
Dhrystone-Legla(DMIPS/MHz) 2.55

Hỗ trợ trước bán hàng

Dịch vụ sau bán hàng

Quay lại đầu trang